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三维集成电路 第2部分:微间距叠层芯片的校准要求

Three dimensional integrated circuits—Part 2:Alignment of stacked dies having fine pitch interconnect
国家标准《三维集成电路 第2部分:微间距叠层芯片的校准要求》 由TC599(全国集成电路标准化技术委员会)归口 ,主管部门为工业和信息化部(电子)。 主要起草单位 中国电子技术标准化研究院 、华进半导体封装先导技术研发中心有限公司 、中国航天科技集团公司第九研究院第七七一研究所 、青岛智腾微电子有限公司 、珠海越亚半导体股份有限公司 。 主要起草人 汤朔 、李锟 、肖克来提 、吴道伟 、刘欣 、陈先明 。 GB/T 43536.2-2023 现行 本标准等同采用IEC国际标准:IEC 63011-2:2018。 采标中文名称:集成电路 三维集成电路 第2部分:微间距叠层芯片的校准要求。
  基础信息
标准号 GB/T 43536.2-2023
发布日期 2023-12-28
实施日期 2024-04-01
标准号 GB/T 43536.2-2023
发布日期 2023-12-28
实施日期 2024-04-01
  起草单位
  中国电子技术标准化研究院
  中国航天科技集团公司第九研究院第七七一研究所
  珠海越亚半导体股份有限公司
  华进半导体封装先导技术研发中心有限公司
  青岛智腾微电子有限公司
  起草人
  汤朔
  李锟
  刘欣
  陈先明
  肖克来提
  吴道伟
  推荐标准
  申明
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  关键词标签
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